上週我在追 OCP 全球峰會的最新公告時，赫然發現 Credo 這家向來低調的序列互連玩家，竟然悄悄地扔出了一顆震撼彈——他們要在開放運算計畫社群裡面，直接成立一個全新的 OCE 輕量級序列互連（LSI）工作小組，而且二話不說就把自家用了好多年的 OmniConnect 規格給貢獻出來開源。說真的，這不是那種公關稿式的「我們很重視開放生態系」的幹話，而是扎扎實實地端出一套可以跟 HBM 陣營對著幹的完整架構。

你如果這幾年有在關注 AI 硬體，一定對「記憶體牆」這個詞聽到快長繭了。簡單講，GPU 或專用加速器的運算能力一直按照摩爾定律的餘威在往上飆，但記憶體頻寬和容量的進步曲線卻像是腿軟了一樣跟不上。尤其這波生成式 AI 推論需求爆發之後，大家才發現 HBM 雖然很快，但那價格真的是會讓人手抖——一顆 HBM3 堆疊的報價已經讓很多中小型 AI 新創直接放棄自研晶片的念頭，更別說 HBM4 還在路上，成本只會更誇張。

為什麼大家都在喊「記憶體牆」？HBM 的昂貴代價與密度天花板

要理解 Credo 這次在急什麼，得先搞懂 HBM 到底卡在哪裡。HBM 確實是當代頻寬最高的記憶體解決方案，JEDEC 在 2025 年 4 月正式發布的 HBM4 標準，理論頻寬可以推到 1.6 TB/s 以上，聽起來很猛對吧？但問題是，這種 3D 堆疊 DRAM 的製造良率一直有夠難拉，而且每一層堆疊都要用到大量 TSV 矽穿孔，成本結構天生就比傳統 DDR 或 GDDR 貴上好幾倍。更致命的是，HBM 的生產幾乎被三星、SK 海力士和美光三家壟斷，而且這三家在 2025 到 2026 年間，因為 AI 需求瘋狂湧入，已經出現「HBM 排擠一般 DRAM 產能」的現象——Micron 自己就公開講過，HBM 和 DDR5 的晶圓產能轉換比大概是 3 比 1，也就是每多生產一單位 HBM，就會少掉三單位的通用記憶體供給，這直接導致 2026 年上半年 DRAM 價格普遍暴漲超過 200%。

這種供應鏈結構意味著，如果你不是 Google、AWS 或 Microsoft 這種等級的超大規模業者，你根本沒有本錢跟 HBM 供應商討價還價。而且就算你有錢，HBM 的實體密度也已經逼近物理極限——要在 GPU 或 ASIC 旁邊塞進足夠多的 HBM 堆疊，封裝基板的面積和散熱設計都會變成噩夢。Credo 在 OCP 的提案文件裡就直接點出，HBM 的密度瓶頸已經成為 AI 推論系統擴大規模時最大的路障，而業界現在極度缺乏一個「更輕量、更靈活」的互連選項來分散這個風險。

Credo 的 OmniConnect 到底是什麼？輕量級 AXI 訊框器如何改變遊戲規則

好，現在進入正題。Credo 這次端出來的 OmniConnect 架構，本質上是一個 基於多功能 AXI-over-VSR SerDes 匯流排的輕量級訊框器（Framer）。如果你不是搞硬體設計的，這段話可能有點硬，我試著翻譯一下：它做的事情其實就是「把晶片跟晶片之間要傳的資料，打包成非常精簡的序列封包，然後透過極短距離的 SerDes 實體層丟過去」。跟傳統的平行匯流排（比如 HBM 那種 1024-bit 寬介面）比起來，序列互連的接腳數少非常多，這代表封裝可以更小、走線可以更簡單、而且訊號完整性問題也比較好處理。

但重點不是這些技術細節——重點是，這個架構是「輕量級」的。什麼意思？傳統的晶片對晶片互連，不管是 PCIe、CXL 還是 UCIe，都要背負一大堆協定開銷（overhead），因為它們要考慮相容性、錯誤處理、快取一致性等等。但 OmniConnect 是專門為了 AI 運算場景優化的，它可以把不必要的協定層全部砍掉，只留下最核心的資料傳輸功能，這樣延遲可以壓到極低，而且功耗也跟著降下來。Credo 在 OCP 的文件中明確表示，這個架構可以支援「裸晶間互連」與「向外擴展的網路通訊」，也就是說它既可以拿來當作 Chiplet 之間的內部連線，也可以拿來當作伺服器機櫃之間的外部連線，彈性真的很大。

更重要的是，Credo 願意把這���規格貢獻給 OCP，讓整個開放社群一起參與制定標準，這代表 LSI 有機會成為一個真正「不被任何單一供應商綁架」的開放互連生態系。對於那些受夠了 HBM 寡占局面的系統廠商來說，這簡直是久旱逢甘霖。

25 倍密度提升從哪來？拆解 LSI 互連的技術優勢與 HBM4 對比

這標題不是我在唬爛，Credo 在 OCP 的提案裡確實白紙黑字寫著：相較於 HBM4，LSI 架構預期可帶來 高達 25 倍的記憶體密度提升與 5% 的頻寬增幅。第一次看到這個數字的時候，我心裡想的是「這也太誇張了吧」，但仔細研究之後發現，這個比較基數其實是合理的。

關鍵在於，HBM4 的密度計算是以「記憶體晶片本身的儲存容量」來算，但 LSI 談的密度是「整個系統層級的記憶體資源可佈局面積」。因為 LSI 允許你把記憶體晶片放在離運算單元比較遠的地方（透過外部小晶片連接），你不再需要把所有的記憶體都塞在同一顆 interposer 上面，而是可以把它們分散到多個不同的 Chiplet 或甚至是不同的基板上，再利用 LSI 的高速序列連結串起來。這樣一來，整個系統可以使用的記憶體總量就不再被侷限於單一封裝的尺寸限制，而是可以隨著你的電路板面積線性擴充。

而且 5% 的頻寬增幅雖然聽起來不大，但考慮到 LSI 的接腳數遠少於 HBM 的 1024-bit 寬介面，等於是用更少的接腳換到更多的有效頻寬，這對 PCB 繞線和封裝良率來說都是很大的利多。簡單說，LSI 不是要跟 HBM 比賽誰的理論頻寬數字比較大，而是要用更有效率的方式來達到「夠用且可擴充」的記憶體互連目標。

OCP 開放小晶片經濟子專案：模組化 AI 系統的商業模式革命

這次 LSI 工作小組的成立，其實是掛在 OCP 的 「開放��晶片經濟（Open Chiplet Economy）子專案」下的伺服器專案。這個背景很值得注意，因為 OCP 從 2023 年開始就一直在推 Chiplet 生態系的開放標準，目的就是要打破過去由少數幾家垂直整合巨頭壟斷的晶片設計格局。如果 LSI 真的被 OCP 採納為正式標準，那它就會跟 UCIe 互為補充——UCIe 負責處理晶片內部的小晶片互連，而 LSI 則負責處理跨晶片甚至跨機櫃的輕量級序列通訊。

這種層級分工的好處是，AI 系統廠商可以更自由地從不同供應商那裡採購運算 Chiplet、記憶體 Chiplet 和 I/O Chiplet，然後透過標準化的 LSI 和 UCIe 介面把它們兜在一起。這等於是把 PC 時代的「組裝電腦」商業模式，原封不動地搬到了 AI 硬體產業。對於台灣的半導體供應鏈來說，這簡直是天上掉下來的禮物——因為我們最擅長的就是這種模組化、標準化、大量生產的製造模式。

2026 年產業鏈影響預測：誰受惠？誰受傷？台灣半導體供應鏈的新機會

好，現在讓我們把鏡頭拉遠一點，看看這個 LSI 互連標準如果真的在 2026 年底到 2027 年間開始規模化量產，會對整個 AI 產業鏈造成什麼樣的影響。

首先，最直接的受惠者會是系統整合廠商，尤其是那些專門做 CSP（雲端服務供應商）客製化加速器的設計服務公司。他們過去被 HBM 綁架得很慘，不僅採購成本高，而且交期長到哭，現在有了 LSI 這個開放選項，他們可以回歸到「用標準記憶體顆粒拼出大容量記憶體池」的老路，而且因為是序列介面，PCB 的設計難度也大幅下降。

其次，對於記憶體封裝和測試供應鏈來說，這會是一個雙面刃。HBM 的 TSV 堆疊製程原本是封測廠的高毛利業務，但如果大量 AI 系統轉向 LSI 加傳統 DDR 的方案，那 HBM 的需求成長可能會比預期來得平緩。不過另一方面，LSI 本身也需要高品質的 SerDes 實體層 IP 和高速封裝基板，這對於日月光、矽品、欣興這些廠商來說，仍然是新的生意機會。

至於誰會受傷？毫無疑問是 HBM 製造商。雖然短期內高階訓練場景仍然非 HBM 不可，但推論市場佔了整個 AI 運算需求的大約 70% 以上，如果這塊大餅被 LSI 啃下一部分，那對 HBM 的長期產能擴張計畫絕對是一記重拳。我個人猜測，三星和 SK 海力士應該已經在內部緊急評估對策了，可能在 2026 年底就會推出某種 Hybrid 方案來應戰。

最後，台灣的 IC 設計服務業者（比如世芯、創意、智原）很可能會成為這波轉移的最大贏家之一，因為它們手上的客戶大多不具備自己開發 SerDes 實體層的能力，而 LSI 標準化之後，這些業者可以直接授權 Credo 或第三方提供的 LSI IP，快速幫客戶推出新一代的 Chiplet 架構 AI 晶片。這種「規格開源 + 實作授權」的商業模式，其實就是把 PC 時代的 Wintel 生態系邏輯，重新複製到 AI 硬體產業。

常見問答（FAQ）

LSI 互連跟 UCIe 有什麼不同？兩者是競爭關係嗎？

UCIe 主要處理晶粒（die）之間的極短距離互連，適用於同一封裝內的小晶片通訊；而 LSI 則設計用於稍長距離的晶片對晶片通訊，甚至可延伸到機櫃內部的板對板連接。兩者不是競爭關係，而是互補關係，未來 AI 系統很可能同時採用 UCIe 做封裝內互連、LSI 做封裝間或模組間互連。

LSI 架構何時會有實際產品上市？現在投入研發會不會太早？

根據 OCP 工作小組的規劃時程，LSI 標準草案預計在 2026 年第三季完成，第一波商用 IP 授權可能在 2026 年底釋出，實際晶片產品最快 2027 年上半年問世。現在投入前期評估與架構設計正是時候，因為早期參與者可以在標準制定過程中影響規格走向，取得先機。

LSI 的 25 倍密度提升是怎麼算出來的？有沒有灌水嫌疑？

這個數字是 Credo 基於系統層級記憶體可佈局面積的比較，並非單純比較單顆記憶體晶片的儲存密度。因為 LSI 允許將記憶體分散到多個 Chiplet 或基板上，整體系統可達到的最大記憶體容量遠超過 HBM 單一封裝的限制。雖然是理論推估值，但已經獲得 OCP 內部多家系統廠商的初步驗證支持。

📌 本文參考來源： Credo 於 OCP 全球峰會公告（2026）、JEDEC HBM4 標準文件（2025）、OCP 開放小晶片經濟子專案公開會議記錄、Micron 2026 年第一季法人說明會簡報、SK 海力士 HBM 產能擴張計畫更新（2026 年 5 月）。